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    • 专利摘要:
    一種用於控制一記憶體裝置之一自我再新操作之自我再新控制電路包括：一自我再新控制邏輯區塊，其經組態以控制該記憶體裝置執行該自我再新操作；及一初始再新控制區塊，其經組態以在該記憶體裝置之一初始化週期中啟動該自我再新控制邏輯區塊。
    公开号:TW201320071A
    申请号:TW101123609
    申请日:2012-06-29
    公开日:2013-05-16
    发明作者:Jeong-Tae Hwang
    申请人:Sk Hynix Inc；
    IPC主号:G11C11-00
    专利说明:
    自我再新控制電路及包括其之記憶體
    本發明之例示性實施例係關於一種記憶體，且更特定而言，係關於記憶體之自我再新操作。
    本申請案主張2011年6月29日申請之韓國專利申請案第10-2011-0063563號之優先權，該申請案之全部內容以引用的方式併入本文中。
    記憶體裝置接收不同設定值且設定操作時序，以便在被供應電力後開始其操作，且接著某一段時間過去，直至電源供應器穩定。
    圖1說明雙資料速率3(DDR3)同步動態隨機存取記憶體(SDRAM)裝置之初始化處理程序。
    參看圖1，供應電源供應電壓VDD及VDDQ，且將重設信號RESETB(其為用於重設晶片中之不同電路的信號)啟用至邏輯低位準，以初始化記憶體裝置之各種內部電路(諸如，鎖存器電路)之值。在完成此初始化處理程序後，亦即，在「101」時刻，將時鐘啟用信號CKE啟用至邏輯高位準，以開始記憶體裝置之同步操作，且基於作為命令COMMAND及記憶庫位址BA施加之值而設定各種值MRS及MR。
    在圖1中，「CK」表示時鐘，「CK#」表示反相時鐘，且「CKE」表示時鐘啟用信號，該時鐘啟用信號為指示記憶體裝置將與時鐘同步操作之週期的信號。另外，「MRS」及「MR#」指示在記憶體裝置中設定之不同設定值。用斜線標記之部分表示「隨意」週期。在圖1中，「tXPR」表示重設CLE退出時間；「tMRD」表示模式暫存器集(MRS)命令之循環時間；「tMOD」表示自MRS命令至非MRS命令之延遲時間；且「tZQinit」表示初始ZQ校準時間。tXPR、tMRD、tMOD及tZQinit可為在標準記憶體規範(亦即，電子裝置工程聯合委員會(JEDEC)規範)中定義之參數。
    因為在初始化操作期間記憶體裝置不在其中執行任何其他操作，所以記憶體裝置中的內部電路之操作可能不穩定。亦即，當使用記憶體裝置之系統的供電相對快或電源供應電壓不合需要地不穩定時，記憶體裝置之內部電路可能在開機時不穩定，其可使記憶體裝置之操作出故障。
    本發明之例示性實施例係針對在初始化記憶體裝置之處理程序中使記憶體裝置之內部電路的操作穩定。
    根據本發明之一例示性實施例，一種用於控制一記憶體裝置之一自我再新操作之自我再新控制電路包括：一自我再新控制邏輯區塊，其經組態以控制該記憶體裝置執行該自我再新操作；及一初始再新控制區塊，其經組態以在該記憶體裝置之一初始化週期中啟動該自我再新控制邏輯區塊。
    根據本發明之另一例示性實施例，一種用於控制一記憶體裝置之一自我再新操作之方法包括：回應於用於該記憶體裝置之一初始化操作的一重設信號開始一自我再新操作；及回應於用於該記憶體裝置之一同步化操作的一時鐘啟用信號結束該自我再新操作。
    根據本發明之又一例示性實施例，一種記憶體裝置包括：一記憶體胞陣列，其包括複數個記憶體胞；一列電路，其經組態以控制該記憶體胞陣列之一列操作；一命令解碼區塊，其經組態以藉由解碼一命令來產生一自我再新起始信號及一自我再新終止信號；一初始再新控制區塊，其經組態以產生在該記憶體裝置之一初始化週期中啟動的一自我再新週期信號；及一自我再新控制邏輯區塊，其經組態以控制該列電路在該自我再新週期信號的一啟動週期及自啟動該自我再新起始信號之一時刻至啟動該自我再新終止信號之一時刻的一週期中執行一自我再新操作。
    以下將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可按不同形式體現，且不應被解釋為受限於本文中所闡明之實施例。實情為，提供此等實施例，使得本發明將詳盡且完整，且將充分地將本發明之範疇傳達給熟習此項技術者。遍及本發明，相同的參考數字遍及本發明之各種圖及實施例指相同部分。
    根據本發明之一例示性實施例，記憶體在記憶體裝置之初始化操作期間執行自我再新操作。下文，將詳細描述自我再新操作。
    一種記憶體裝置包括：一電容器，其作為用於儲存資料之一單元裝置；及一存取電晶體。此處，電容器被稱作記憶體胞。當將資料「1」儲存於記憶體胞中時，將高電壓位準施加至該記憶體胞。當將資料「0」儲存於記憶體胞中時，將低電壓位準施加至該記憶體胞。理想地，電容器始終維持先前累積於其中之電荷，只要電容器的耦合端子之電壓位準不改變。然而，實際上，電容器隨著時間過去按漏電流之形式失去先前儲存於其中之電荷，且儲存於電容器中之資料未在資料「1」與「0」之間進行區分。因此，將執行感測儲存於記憶體胞中之資料及再次週期性地儲存資料之處理程序，以便連續地維持資料。一系列此等處理程序被稱作再新操作。再新處理程序包括自動再新操作及自我再新操作。自動再新操作為回應於自記憶體控制器施加之命令執行的再新操作(針對一個命令將記憶體裝置之作用操作執行一次)。自我再新操作為當記憶體控制器向記憶體通知自我再新週期時由記憶體裝置對自身執行之再新操作(記憶體裝置在自我再新模式下對自身若干次地執行作用操作)。
    圖2為說明根據本發明之一例示性實施例的記憶體裝置之自我再新控制電路之方塊圖。
    參看圖2，自我再新控制電路包括一初始再新控制區塊210及一自我再新控制邏輯區塊220。
    自我再新控制邏輯區塊220控制記憶體裝置在自我再新週期中執行自我再新操作。自我再新週期包括1)自啟用自我再新起始信號SREF_ENTRY之時刻至啟用自我再新終止信號SREF_EXIT之時刻的週期(其實質上類似於習知技術)，及2)啟用自我再新週期信號SELF的週期(其被描述為本發明之一例示性實施例)。控制記憶體裝置執行自我再新操作意謂藉由內部改變列位址來控制記憶體裝置執行作用操作。藉由改變列位址執行作用操作意謂依序啟用記憶體裝置中之複數個字線及經由位元線感測放大器放大由啟用之字線控制的記憶體胞之資料。因為自我再新控制邏輯區塊220之此自我再新操作控制為一般熟習本發明所屬技術者熟知，所以本文中省略關於其之進一步描述。
    初始再新控制區塊210控制自我再新控制邏輯區塊220在記憶體裝置之初始化週期期間啟用，使得自我再新控制邏輯區塊220可控制記憶體裝置安全地執行自我再新操作。此處，記憶體裝置之初始化週期可包括於自對記憶體裝置供電之時刻至記憶體開始與時鐘同步化之時刻的週期內。具體言之，初始再新控制區塊210在記憶體裝置之初始化操作期間自停用重設信號RESETB之時刻至啟用時鐘啟用信號CKE之時刻啟用自我再新週期信號SELF，使得記憶體裝置執行自我再新操作。
    當在初始化操作期間執行自我再新操作時，記憶體裝置中之各種電路亦操作，因此使電路之操作及由記憶體裝置之內部電路使用的電壓穩定。因此，可防止記憶體裝置在初始化操作後出故障。
    此處，重設信號RESETB為用於初始化記憶體裝置之內部電路(諸如，鎖存器電路)之初始值的信號，且時鐘啟用信號CKE表示記憶體裝置與時鐘同步操作之週期。
    圖3為圖2中展示的初始再新控制區塊210之方塊圖。
    參看圖3，初始再新控制區塊210包括一脈衝產生單元310及一自我再新週期信號產生單元320。
    脈衝產生單元310產生一重設脈衝RSTP，當重設信號RESETB自啟用狀態轉變至停用狀態時，重設脈衝RSTP被啟用。由於重設信號RESETB為啟用至邏輯低位準之信號，所以當重設信號RESETB自邏輯低位準轉變至邏輯高位準時，脈衝產生單元310將重設脈衝RSTP啟用至邏輯高位準。
    自我再新週期信號產生單元320回應於重設脈衝RSTP之啟用來啟用/啟動自我再新週期信號SELF，且回應於時鐘啟用信號CKE之啟用來停用/撤銷啟動自我再新週期信號SELF。
    圖4為圖3中展示的脈衝產生單元310之方塊圖。
    參看圖4，脈衝產生單元310包括：一反相延遲線410，其用於使重設信號RESETB反相且延遲；及重設脈衝產生單元420，其用於藉由邏輯組合反相延遲線410之輸出信號與重設信號RESETB來產生重設脈衝RSTP。
    反相延遲線410藉由延遲線411延遲重設信號RESETB，且藉由反相器412使經延遲之重設信號反相。
    重設脈衝產生單元420包括一「反及」(NAND)閘421及一反相器422。當反相延遲線410之輸出信號及重設信號RESETB皆在邏輯高位準下時，重設脈衝產生單元420將重設脈衝RSTP啟用至邏輯高位準，且輸出經啟用之重設脈衝RSTP。總之，重設脈衝RSTP變為當重設信號RESETB自邏輯低位準轉變至邏輯高位準時啟用之脈衝信號。
    圖5為圖3中展示的自我再新週期信號產生單元320之方塊圖。
    參看圖5，自我再新週期信號產生單元320包括第一信號產生器510、第二信號產生器520及設定-重設(SR)鎖存器530。
    第一信號產生器510包括一反相器511及一「反及」閘512。第一信號產生器510在將重設脈衝RSTP啟用至邏輯高位準且將時鐘啟用信號CKE停用至邏輯低位準之週期中將第一信號A啟用至邏輯低位準。
    第二信號產生器520包括一反相器521及一「反或」(NOR)閘522。當將重設信號RESETB啟用至邏輯低位準或將時鐘啟用信號CKE啟用至邏輯高位準時，第二信號產生器520將第二信號B啟用至邏輯低位準。
    當將第一信號A啟用至邏輯低位準時，SR鎖存器530將自我再新週期信號SELF啟用至邏輯高位準，且當將第二信號B啟用至邏輯低位準時，SR鎖存器530將自我再新週期信號SELF停用至邏輯低位準。
    圖6為說明圖2至圖5中展示的電路之操作之時序圖。
    參看圖6，記憶體裝置之重設信號RESETB啟用至邏輯低位準，且因此，設定記憶體裝置之內部電路之初始值。當將啟用至邏輯低位準之重設信號RESETB停用至邏輯高位準時，回應於重設信號RESETB之停用，將重設脈衝RSTP啟用至邏輯高位準。回應於啟用至邏輯高位準之重設脈衝RSTP，將自我再新週期信號SELF啟用至邏輯高位準，且當啟用自我再新週期信號SELF時，記憶體裝置之自我再新操作由自我再新控制邏輯區塊220執行。
    隨後，當將時鐘啟用信號CKE啟用至邏輯高位準時，回應於時鐘啟用信號CKE之啟用，將自我再新週期信號SELF停用至邏輯低位準。結果，結束自我再新操作。在將時鐘啟用信號CKE啟用至邏輯高位準後，記憶體裝置與時鐘同步操作，接收命令，且執行對應於該命令之操作。
    圖7為說明根據本發明之一實施例的包括圖2中展示之一自我再新控制電路的記憶體裝置之方塊圖。圖式展示與記憶體裝置之列操作(其包括作用操作及再新操作)有關的結構。
    參看圖7，該記憶體裝置包括一記憶體胞陣列710、一列電路720、一命令解碼區塊730、一初始再新控制區塊210及一自我再新控制邏輯區塊220。記憶體胞陣列710包括複數個記憶體胞，列電路720控制記憶體胞陣列710之列操作。命令解碼區塊730藉由解碼命令COMMAND產生自我再新起始信號SREF_ENTRY及自我再新終止信號SREF_EXIT。初始再新控制區塊210產生在記憶體裝置之初始化操作期間啟用的自我再新週期信號SELF。自我再新控制邏輯區塊220控制列電路720在自我再新週期信號SELF之啟用週期及自啟用自我再新起始信號SREF_ENTRY之時刻至啟用自我再新終止信號SREF_EXIT之時刻的週期中執行自我再新操作。
    命令解碼區塊730藉由解碼經由命令緩衝器701施加至記憶體裝置之命令COMMAND來控制列電路720之操作。當將用於開始自我再新操作之命令施加至記憶體裝置時，命令解碼區塊730解碼該命令且啟用自我再新起始信號SREF_ENTRY。當將用於結束自我再新操作之命令施加至記憶體裝置時，命令解碼區塊730解碼該命令且啟用自我再新終止信號SREF_EXIT。除此之外，如眾所周知，命令解碼區塊730解碼施加至記憶體裝置之不同命令(諸如，讀取命令、寫入命令及作用命令)，且控制記憶體裝置之內部電路。
    如參看圖2至圖6描述之初始再新控制區塊210基於自記憶體裝置之外部經由緩衝器703及704施加的重設信號RESETB及時鐘啟用信號CKE產生自我再新週期信號SELF。
    自我再新控制邏輯區塊220在自我再新週期信號SELF之啟用週期及自啟用自我再新起始信號SREF_ENTRY之時刻至啟用自我再新終止信號SREF_EXIT之時刻的週期中控制列電路720，以便再新儲存於記憶體胞陣列710中之資料。
    在再新週期外，列電路720在命令解碼區塊730之控制下基於經由位址緩衝器702輸入之位址ADD對記憶體胞陣列710之記憶體胞中的選定記憶體胞執行列操作(例如，作用操作)。在自我再新週期中，列電路720在自我再新控制邏輯區塊220之控制下依序再新儲存於記憶體胞陣列710中之資料。
    根據本發明之技術，在記憶體裝置之初始操作週期中執行自我再新操作。因此，記憶體裝置之各種內部電路在初始化週期中操作，且結果，內部電路穩定。
    雖然已關於特定實施例描述了本發明，但對於熟習此項技術者將顯而易見，可在不脫離如隨附申請專利範圍中界定的本發明之精神及範疇之情況下進行各種改變及修改。
    101‧‧‧時刻
    210‧‧‧初始再新控制區塊
    220‧‧‧自我再新控制邏輯區塊
    310‧‧‧脈衝產生單元
    320‧‧‧自我再新週期信號產生單元
    410‧‧‧反相延遲線
    411‧‧‧延遲線
    412‧‧‧反相器
    420‧‧‧重設脈衝產生單元
    421‧‧‧「反及」閘
    422‧‧‧反相器
    510‧‧‧第一信號產生器
    511‧‧‧反相器
    512‧‧‧「反及」閘
    520‧‧‧第二信號產生器
    521‧‧‧反相器
    522‧‧‧「反或」閘
    530‧‧‧設定-重設(SR)鎖存器
    701‧‧‧命令緩衝器
    702‧‧‧位址緩衝器
    703‧‧‧緩衝器
    704‧‧‧緩衝器
    710‧‧‧記憶體胞陣列
    720‧‧‧列電路
    730‧‧‧命令解碼區塊
    圖1為展示雙資料速率3(DDR3)同步動態隨機存取記憶體(SDRAM)裝置之初始化處理程序之時序圖。
    圖2為說明根據本發明之一例示性實施例的記憶體裝置之自我再新控制電路之方塊圖。
    圖3為圖2中展示的初始再新控制區塊之方塊圖。
    圖4為圖3中展示的脈衝產生單元之方塊圖。
    圖5為圖3中展示的自我再新週期信號產生單元之方塊圖。
    圖6為說明圖2至圖5中展示的電路之操作之時序圖。
    圖7為說明根據本發明之一例示性實施例的包括圖2中展示之一自我再新控制電路的記憶體裝置之方塊圖。
    210‧‧‧初始再新控制區塊
    220‧‧‧自我再新控制邏輯區塊
    权利要求:
    Claims (14)
    [1] 一種用於控制一記憶體裝置之一自我再新操作之自我再新控制電路，包含：一自我再新控制邏輯區塊，其經組態以控制該記憶體裝置執行該自我再新操作；及一初始再新控制區塊，其經組態以在該記憶體裝置之一初始化週期中啟動該自我再新控制邏輯區塊。
    [2] 如請求項1之自我再新控制電路，其中該初始再新控制區塊經組態以回應於一重設信號之一撤銷啟動來啟動該自我再新控制邏輯區塊，且回應於一時鐘啟用信號之一啟動來撤銷啟動該自我再新控制邏輯區塊。
    [3] 如請求項2之自我再新控制電路，其中該初始再新控制區塊包含：一脈衝產生單元，其經組態以產生一重設脈衝，其中在撤銷啟動該重設信號時啟動該重設脈衝；及一自我再新週期信號產生單元，其經組態以回應於該重設脈衝之一啟動來啟動一自我再新週期信號，且回應於該時鐘啟用信號之該啟動來撤銷啟動該自我再新週期信號，其中在啟動該自我再新週期信號之一週期中啟動該自我再新控制邏輯區塊。
    [4] 如請求項3之自我再新控制電路，其中該自我再新週期信號產生單元包含：一第一信號產生器，其經組態以當啟動該重設脈衝且撤銷啟動該時鐘啟用信號時啟動一第一信號；一第二信號產生器，其經組態以當啟動該重設信號或撤銷啟動該時鐘啟用信號時啟動一第二信號；及一設定-重設(SR)鎖存器，其經組態以回應於該第一信號啟動該自我再新週期信號，且回應於該第二信號撤銷啟動該自我再新週期信號。
    [5] 如請求項3之自我再新控制電路，其中該脈衝產生單元包含：一反相延遲線，其經組態以將該重設信號反相且延遲以產生一經反相且延遲之重設信號；及一重設脈衝產生單元，其經組態以藉由邏輯組合該經反相且延遲之重設信號與該重設信號來產生且輸出該重設信號。
    [6] 如請求項1之自我再新控制電路，其中該記憶體裝置之該初始化週期包括自該記憶體裝置之一供電時刻至該記憶體裝置開始執行一同步化操作之一時刻的一週期。
    [7] 如請求項1之自我再新控制電路，其中在將一電力供應至該記憶體裝置且設定該記憶體裝置之初始值後，該自我再新控制邏輯區塊經組態以控制該記憶體裝置在該記憶體裝置與一參考時鐘同步操作前執行該自我再新操作。
    [8] 一種用於控制一記憶體裝置之一自我再新操作之方法，包含：回應於用於該記憶體裝置之一初始化操作的一重設信號開始一自我再新操作；及回應於用於該記憶體裝置之一同步化操作的一時鐘啟用信號結束該自我再新操作。
    [9] 如請求項8之方法，其中該重設信號包括經啟動以設定該記憶體裝置之初始值且經撤銷啟動以用於該初始化操作的一信號，且該時鐘啟用信號包括供應至該記憶體裝置以用於該同步化操作的一信號。
    [10] 一種記憶體裝置，其包含：一記憶體胞陣列，其包含複數個記憶體胞；一列電路，其經組態以控制該記憶體胞陣列之一列操作；一命令解碼區塊，其經組態以藉由解碼一命令來產生一自我再新起始信號及一自我再新終止信號；一初始再新控制區塊，其經組態以產生在該記憶體裝置之一初始化週期中啟動的一自我再新週期信號；及一自我再新控制邏輯區塊，其經組態以控制該列電路在該自我再新週期信號的一啟動週期及自啟動該自我再新起始信號之一時刻至啟動該自我再新終止信號之一時刻的一週期中執行一自我再新操作。
    [11] 如請求項10之記憶體裝置，其中該初始再新控制區塊經組態以回應於一重設信號之一撤銷啟動來啟動該自我再新週期信號，且回應於一時鐘啟用信號之一啟動來撤銷啟動該自我再新週期信號。
    [12] 如請求項11之記憶體裝置，其中該初始再新控制區塊包含：一脈衝產生單元，其經組態以產生一重設脈衝，其中在撤銷啟動該重設信號時啟動該重設脈衝；及一自我再新週期信號產生單元，其經組態以回應於該重設脈衝之一啟動來啟動該自我再新週期信號，且回應於該時鐘啟用信號之該啟動來撤銷啟動該自我再新週期信號。
    [13] 如請求項10之記憶體裝置，其中該記憶體裝置之該初始化週期包括自該記憶體裝置之一供電時刻至該記憶體裝置開始執行一同步化操作之一時刻的一週期。
    [14] 如請求項10之記憶體裝置，其中在將一電力供應至該記憶體裝置且設定該記憶體裝置之初始值後，該自我再新控制邏輯區塊經組態以回應於來自該初始再新控制區塊之一輸出在與一參考時鐘的一同步前執行該自我再新操作。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    KR1020110063563A|KR101921248B1|2011-06-29|2011-06-29|셀프 리프레쉬 제어회로 및 이를 포함하는 메모리|
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